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 ==== 6. SPI Controller ==== ==== 6. SPI Controller ====
  
-The SPI controller is designed to carry out basic register access over the AD9648’s SPI interface. Only single byte data transfers are currently supported. More details about the AD9648’s SPI interface can be found in [3]. The SPI controller’s ports are described below.+The SPI controller is designed to carry out basic register access over the AD9648’s SPI interface. Only single byte data transfers are currently supported. More details about the AD9648’s SPI interface can be found in [[#​references|[Reference ​3]]]. The SPI controller’s ports are described below.
  
 ^    Signal Name    ^    Interface ​   ^    Signal Type    ^    Init State    ^    Description ​   ^  ^    Signal Name    ^    Interface ​   ^    Signal Type    ^    Init State    ^    Description ​   ^ 
 |    SysClk ​   |    -    |    I    |    N/A    |    100 MHz input clock signal. ​   |  |    SysClk ​   |    -    |    I    |    N/A    |    100 MHz input clock signal. ​   | 
 |    sRst_n ​   |    -    |    I    |    N/A    |    Synchronous reset of negative polarity. ​    | |    sRst_n ​   |    -    |    I    |    N/A    |    Synchronous reset of negative polarity. ​    |
-|    sSPI_Clk ​   |    SPI    |    O    |    N/A    |    Output SPI clock [3] divided from SysClk. Should be connected to the corresponding top level SPI port.    | +|    sSPI_Clk ​   |    SPI    |    O    |    N/A    |    Output SPI clock [[#​references|[Reference ​3]]] divided from SysClk. Should be connected to the corresponding top level SPI port.    | 
-|    sSDIO    |    SPI    |    IO    |    N/A    |    SPI SDIO signal [3]. Should be connected to the corresponding top level SPI port.    |  +|    sSDIO    |    SPI    |    IO    |    N/A    |    SPI SDIO signal [[#​references|[Reference ​3]]]. Should be connected to the corresponding top level SPI port.    |  
-|    sCS    |    SPI    |    I    |    N/A    |    SPI CS signal [3]. Should be connected to the corresponding top level SPI port.    |+|    sCS    |    SPI    |    I    |    N/A    |    SPI CS signal [[#​references|[Reference ​3]]]. Should be connected to the corresponding top level SPI port.    |
 |    sRdData[7:​0] ​   |    -    |    O    |    N/A    |    SPI register read received data    | |    sRdData[7:​0] ​   |    -    |    O    |    N/A    |    SPI register read received data    |
 |    sWrData ​   |    -    |    I    |    N/A    |    SPI register write data.    | |    sWrData ​   |    -    |    I    |    N/A    |    SPI register write data.    |
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 |    sExtSPI_RxWrEn ​   |    -    |    O    |    N/A    |    Upper layer RX command FIFO write enable signal. This port is enabled by setting the ExtCmdInterfaceEn parameter to “true”. ​     | |    sExtSPI_RxWrEn ​   |    -    |    O    |    N/A    |    Upper layer RX command FIFO write enable signal. This port is enabled by setting the ExtCmdInterfaceEn parameter to “true”. ​     |
 |    sExtSPI_RxDin[7:​0] ​   |    -    |    O    |    N/A    |    Upper layer RX command FIFO input data. This port is enabled by setting the ExtCmdInterfaceEn parameter to “true”. ​     | |    sExtSPI_RxDin[7:​0] ​   |    -    |    O    |    N/A    |    Upper layer RX command FIFO input data. This port is enabled by setting the ExtCmdInterfaceEn parameter to “true”. ​     |
-|    adcClkIn_p ​   |    -    |    O    |    N/A    |    ADC positive differential clock input. For more details see [3]      | +|    adcClkIn_p ​   |    -    |    O    |    N/A    |    ADC positive differential clock input. For more details see [[#​references|[Reference ​3]]]      | 
-|    adcClkIn_n ​   |    -    |    O    |    N/A    |    ADC negative differential clock input. For more details see [3]      | +|    adcClkIn_n ​   |    -    |    O    |    N/A    |    ADC negative differential clock input. For more details see [[#​references|[Reference ​3]]]      | 
-|    adcSync ​   |    -    |    O    |    N/A    |    Synchronization signal connected to the ADC SYNC input. For more details see [3]      | +|    adcSync ​   |    -    |    O    |    N/A    |    Synchronization signal connected to the ADC SYNC input. For more details see [[#​references|[Reference ​3]]]      | 
-|    DcoClk ​   |    -    |    I    |    N/A    |    Data strobe generated by the ADC used to capture dADC_Data [3].      | +|    DcoClk ​   |    -    |    I    |    N/A    |    Data strobe generated by the ADC used to capture dADC_Data [[#​references|[Reference ​3]]].      | 
-|    dADC_Data[13:​0] ​   |    -    |    I    |    N/A    |    14 bit DDR parallel data bus exported by ADC containing Channel1 and Channel 2 multiplexed samples [3].      | +|    dADC_Data[13:​0] ​   |    -    |    I    |    N/A    |    14 bit DDR parallel data bus exported by ADC containing Channel1 and Channel 2 multiplexed samples [[#​references|[Reference ​3]]].      | 
-|    sADC_SDIO ​   |    SPI   ​| ​   IO    |    N/A    |    SPI SDIO signal [3].       | +|    sADC_SDIO ​   |    SPI   ​| ​   IO    |    N/A    |    SPI SDIO signal [[#​references|[Reference ​3]]].       | 
-|    sADC_CS ​   |    SPI    |    O    |    N/A    |    SPI CS signal [3].      | +|    sADC_CS ​   |    SPI    |    O    |    N/A    |    SPI CS signal [[#​references|[Reference ​3]]].      | 
-|    sADC_Sclk ​   |    SPI    |    O    |    N/A    |    SPI output clock [3].      |+|    sADC_Sclk ​   |    SPI    |    O    |    N/A    |    SPI output clock [[#​references|[Reference ​3]]].      |
 |    sCh1CouplingH ​   |    -    |    O    |    N/A    |    Channel1 AC DC coupling relay driver control input. ​     | |    sCh1CouplingH ​   |    -    |    O    |    N/A    |    Channel1 AC DC coupling relay driver control input. ​     |
 |    sCh1CouplingL ​   |    -    |    O    |    N/A    |    Channel1 AC DC coupling select relay driver control input. ​     | |    sCh1CouplingL ​   |    -    |    O    |    N/A    |    Channel1 AC DC coupling select relay driver control input. ​     |